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CRYSTAL-TO-3.3V LVPECL
FREQUENCY SYNTHESIZER
ICS843004-02
IDT / ICS 3.3V LVPECL FREQUENCY SYNTHESIZER
1
ICS843004AG-02 REV A JULY 30,2007
GENERAL DESCRIPTION
The ICS843004-02 is a 4 output LVPECL
Synthesizer
optimized
to
generate
clock
frequencies for a variety of high performance
applications and is a member of the HiPerClocksTM
family of high performance clock solutions from
IDT. This device can select its input reference clock from either
a crystal input or a single-ended clock signal and can be
configured to generate a number of different output frequen-
cies via the 3 frequency select pins (F_SEL2:0). The
ICS843004-02 uses IDT’ 3rd generation low phase noise
VCO technology and can achieve 1ps or lower typical rms
phase jitter. This ensures that it will easily meet clocking
requirements for high-speed communication protocols such as
10 and 12 Gigabit Ethernet, 10 Gigbit Fibre Channel, and
SONET. This device is also suitable for next generation serial I/
O technologies like serial ATA and SCSI and is conveniently
packaged in a small 24-pin TSSOP package.
FEATURES
Four 3.3V LVPECL outputs
Selectable crystal oscillator interface
or LVCMOS/LVTTL single-ended input
Output frequency range: 70MHz - 680MHz
Crystal input range: 14MHz - 37.78MHz
VCO Range: 560MHz - 680MHz
Supports the following applications: Fibre Channel,
SONET, Ethernet, Serial ATA, SCSI and HDTV
RMS phase jitter @ 155.52MHz (12kHz - 20MHz):
0.91ps (typical)
Offset
Noise Power
100Hz ............... -97.1 dBc/Hz
1kHz ............. -121.6 dBc/Hz
10kHz ............. -124.9 dBc/Hz
100kHz ............. -125.1 dBc/Hz
Full 3.3V supply mode
0°C to 70°C ambient operating temperature
Available in both standard and lead-free RoHS compliant
packages
HiPerClockS
ICS
PIN ASSIGNMENT
0
1
0
Phase
Detector
VCO
÷18
÷24
÷32 (default)
÷40
N
÷1
÷2
÷3
÷4 (default)
÷8
M
OSC
3
ICS843004-02
24-Lead TSSOP
4.40mm x 7.8mm x 0.92mm
package body
G Package
Top View
nQ1
Q1
VCCo
Q0
nQ0
MR
nPLL_SEL
nc
VCCA
F_SEL0
VCC
1
2
3
4
5
6
7
8
9
10
11
12
nQ2
Q2
VCCO
Q3
nQ3
F_SEL2
nXTAL_SEL
REF_CLK
VEE
XTAL_IN
XTAL_OUT
F_SEL1
24
23
22
21
20
19
18
17
16
15
14
13
BLOCK DIAGRAM
nPLL_SEL
XTAL_IN
XTAL_OUT
REF_CLK
nXTAL_SEL
MR
F_SEL0:2
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
Pulldown
s
t
u
p
n
I
r
e
d
i
v
i
D
M
e
u
l
a
V
r
e
d
i
v
i
D
N
e
u
l
a
V
2
L
E
S
_
F1
L
E
S
_
F0
L
E
S
_
F
00
0
8
13
00
1
4
24
01
0
4
28
01
1
2
31
10
0
2
32
10
1
2
34
11
0
2
38
11
1
0
48
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